做網(wǎng)站當(dāng)生日禮物網(wǎng)絡(luò)營銷五個特點
CELL_BLOAT_FACTOR
CELL_BLOAT_FACTOR屬性用于指定添加“空白”或
增加單元格間距以增加分層單元格之間的放置距離
單元Vivado放置器會將模塊中的單元隔開,以改善路由結(jié)果
設(shè)計。
當(dāng)模塊中的單元放置在一起時,可以使用單元膨脹,并且
從而在放置步驟期間插入空白。這導(dǎo)致
芯片給定區(qū)域中的細胞密度,可以通過增加
可用路由資源。這種技術(shù)在狹小擁擠的地區(qū)特別有效
相對高性能的邏輯。
提示:Vivado放置程序可以將模塊單元之間未使用的邏輯用于其他單元
不包含在分層模塊中。
若要使用單元格膨脹,請將cell_BLOAT_FACTOR屬性應(yīng)用于單元格,并將值設(shè)置為
LOW、MEDIUM或HIGH。
當(dāng)使用幾百個較小的模塊時,建議設(shè)置為HIGH
細胞。在較大的模塊上使用細胞膨脹可能會迫使模塊的放置細胞
相距太遠。
重要提示:如果設(shè)備已經(jīng)使用了太多的路由資源,則不建議出現(xiàn)單元膨脹。
體系結(jié)構(gòu)支持
所有架構(gòu)。
適用對象
?單元格(get_Cells)
價值
?LOW|MEDIUM|HIGH:指定層次結(jié)構(gòu)的單元格之間的相對間距
單元
提示:該屬性既可以應(yīng)用于層次單元,也可以應(yīng)用于葉級單元。但是,建議
將該屬性僅應(yīng)用于分層單元格,以獲得更好的編譯時間和內(nèi)存消耗。
Syntax
Verilog and VHDL Syntax
Not applicable
XDC Syntax
set_property CELL_BLOAT_FACTOR <value> <objects>
XDC Syntax Example
The following assigns a CELL_BLOAT_FACTOR property to the cpuEngine module:
set_property CELL_BLOAT_FACTOR high [get_cells { cpuEngine }]
cfgbv
Xilinx設(shè)備支持3.3V、2.5V、1.8V或1.5V I/O的配置接口
配置接口包括組0中的JTAG引腳和專用配置引腳
在組0中,以及在組14和組15中與特定配置模式相關(guān)的引腳在7中
系列設(shè)備和UltraScale體系結(jié)構(gòu)中的組65。
為了支持氣缸組0上的適當(dāng)配置接口電壓,配置
組電壓選擇引腳(CFGBVS)必須設(shè)置為VCCO_0或GND才能配置I/O
組0分別用于3.3V/2.5V或1.8V/1.5V操作。CFGBVS是一個邏輯輸入
引腳參考在VCCO_ 0和GND之間。當(dāng)CFGBVS引腳連接到
VCCO_0電源,組0上的I/O在配置期間支持3.3V或2.5V的操作。
當(dāng)CFGBVS引腳連接到GND時,組0中的I/O支持1.8V或
配置時為1.5V。
CFGBVS引腳設(shè)置決定了始終支持組0的I/O電壓。對于7
系列設(shè)備,其中組14和組15是HR組類型,或UltraScale中的組65
體系結(jié)構(gòu),CFGBVS引腳和相應(yīng)的CONFIG_VOLTAGE屬性決定
配置期間的I/O電壓支持。
重要事項:當(dāng)CFGBVS引腳設(shè)置為GND以進行1.8V/1.5V I/O操作時,VCCO_0電源和
至組0的I/O信號必須為1.8V(或更低),以避免損壞XIlinx FPGA。
請參閱7系列FPGA配置用戶指南(UG470)[參考文獻1]或UltraScale
架構(gòu)(Architecture)配置用戶指南(UG570)[參考文獻7],了解有關(guān)
配置氣缸組電壓選擇。
Report DRC命令將CFGBVS和CONFIG_VOLTAGE屬性檢查為
確定CONFIG_MODE設(shè)置在當(dāng)前設(shè)計上的兼容性。
體系結(jié)構(gòu)支持
所有架構(gòu)。
適用對象
?設(shè)計(current_design)
價值觀
?VCCO:將I/O組0配置為3.3V/2.5V操作。
?GND:為1.8V/1.5V操作配置I/O組0。
Xilinx設(shè)備支持3.3V、2.5V、1.8V或1.5V I/O的配置接口
配置接口包括組0中的JTAG引腳和專用配置引腳
在組0中,以及在組14和組15中與特定配置模式相關(guān)的引腳在7中
系列設(shè)備和UltraScale體系結(jié)構(gòu)中的組65。
為了支持氣缸組0上的適當(dāng)配置接口電壓,配置
組電壓選擇引腳(CFGBVS)必須設(shè)置為VCCO_0或GND才能配置I/O
組0分別用于3.3V/2.5V或1.8V/1.5V操作。CFGBVS是一個邏輯輸入
引腳參考在VCCO_ 0和GND之間。當(dāng)CFGBVS引腳連接到
VCCO_0電源,組0上的I/O在配置期間支持3.3V或2.5V的操作。
當(dāng)CFGBVS引腳連接到GND時,組0中的I/O支持1.8V或
配置時為1.5V。
CFGBVS引腳設(shè)置決定了始終支持組0的I/O電壓。對于7
系列設(shè)備,其中組14和組15是HR組類型,或UltraScale中的組65
體系結(jié)構(gòu),CFGBVS引腳和相應(yīng)的CONFIG_VOLTAGE屬性決定
配置期間的I/O電壓支持。
重要事項:當(dāng)CFGBVS引腳設(shè)置為GND以進行1.8V/1.5V I/O操作時,VCCO_0電源和
至組0的I/O信號必須為1.8V(或更低),以避免損壞XIlinx FPGA。
請參閱7系列FPGA配置用戶指南(UG470)[參考文獻1]或UltraScale
架構(gòu)(Architecture)配置用戶指南(UG570)[參考文獻7],了解有關(guān)
配置氣缸組電壓選擇。
Report DRC命令將CFGBVS和CONFIG_VOLTAGE屬性檢查為
確定CONFIG_MODE設(shè)置在當(dāng)前設(shè)計上的兼容性。
體系結(jié)構(gòu)支持
所有架構(gòu)。
適用對象
?設(shè)計(current_design)
價值觀
?VCCO:將I/O組0配置為3.3V/2.5V操作。
?GND:為1.8V/1.5V操作配置I/O組0。
Syntax
Verilog and VHDL Syntax
Not applicable
XDC Syntax
set_property CFGBVS [VCCO | GND] [current_design]
XDC Syntax Example
# Configure I/O Bank 0 for 3.3V/2.5V operation
set_property CFGBVS VCCO [current_design]