FPGA芯片邏輯單元的原理

不論你使用哪一款FPGA芯片，其核心可編程邏輯單元都是從一段內(nèi)存種按順序讀取執(zhí)行并執(zhí)行的過(guò)程。具體來(lái)說(shuō)，FOGA芯片內(nèi)部包括可編程邏輯塊(LAB)、可配置輸入輸出單元(IOE)、時(shí)鐘管理模塊、嵌入式RAM(BRAN，在Cyclone IV中是M9K)、豐富的布線(xiàn)資源、內(nèi)嵌和底層功能單元和嵌入式專(zhuān)用硬核等。

FPGA通過(guò)查找表來(lái)等效實(shí)現(xiàn)所有可能的門(mén)電路。一個(gè)查找表可以實(shí)現(xiàn)與門(mén)、或門(mén)、非門(mén)、加減法等各種組合邏輯。查找表可以直接由Quartus綜合出來(lái)，可以實(shí)現(xiàn)Verilog里的各種語(yǔ)法。比如下面這段代碼：

module top(input   A,input   B,input   C,input   D,output  dout);assign dout = A | B | C | D;endmodule

就可以實(shí)現(xiàn)一個(gè)與門(mén)結(jié)構(gòu)。我們可以綜合出這樣的電路，在Quartus中看它對(duì)應(yīng)的RTL視圖與Chip planner中的對(duì)應(yīng)：

打開(kāi)Chip planner找到上述資源位置：

雙擊進(jìn)入資源分配界面：

這樣的查找表就是最基本的結(jié)構(gòu)了。一個(gè)查找表LUT的內(nèi)部會(huì)有一個(gè)SRAM存儲(chǔ)器。針對(duì)地址的不同，SRAM的值也會(huì)不同，這樣就等效的實(shí)現(xiàn)了門(mén)電路結(jié)構(gòu)。

對(duì)FPGA而言，由基本的查找表組成LE，由LE組成LAB，由LAB、MK9（內(nèi)存）、DSP、I/O共同構(gòu)成了整個(gè)芯片的資源分布：

上圖就是Cyclone IV E芯片的資源分布，其中藍(lán)色代表LAB資源，淺綠代表M9K內(nèi)存資源，白色代表DSP資源，淺棕色代表I/O資源。

對(duì)XILIMX、ALTERA等廠(chǎng)家的FPGA進(jìn)行編程，實(shí)際上就是把需要進(jìn)行運(yùn)算的結(jié)果計(jì)算出來(lái)并存儲(chǔ)在SRAM中，輸入發(fā)生相應(yīng)變化時(shí)，將SRAM中的值輸出。

對(duì)于一個(gè)可編程邏輯塊(LAB)而言，包含了以下要素：

1.一個(gè)邏輯塊包含了16個(gè)邏輯單元(LE)；
2.一個(gè)LAB控制信號(hào)；
3.一個(gè)LE進(jìn)位鏈；
4.一個(gè)寄存器鏈；
5.本地互聯(lián)；

本地互聯(lián)在同一個(gè)LAB和LE之間傳輸信號(hào)，寄存器鏈連接把一個(gè)LE寄存器的輸出傳輸?shù)絃AB中相鄰的LE寄存器上。

Cyclone IV 基本組成

Cyclone IV器件的M9K存儲(chǔ)器模塊都具有9Kbit的嵌入式SRAM存儲(chǔ)器?？梢园袽9K模塊配置成單端口、簡(jiǎn)單雙端口RAM以及FIFO緩沖器或者ROM。

Cyclone IV器件的嵌入式乘法器可以在單一模塊中實(shí)現(xiàn)一個(gè)18 X 18 或9 X 9 乘法器。Altera針對(duì)乘法器模塊提供了一套DSP IP核。包括有限脈沖響應(yīng)(FIR)，快速傅里葉變換(FFT)和數(shù)字控制震蕩器(NCO)功能。

Cyclone IV器件的I/O支持可編程總線(xiàn)保持、可編程上拉電阻、可編程延遲、可編程驅(qū)動(dòng)能力以及可編程slew-rate控制，從而實(shí)現(xiàn)了信號(hào)完整性以及熱插拔的優(yōu)化。

Cyclone IV 器件支持符合單端 I/O 標(biāo)準(zhǔn)的校準(zhǔn)后片上串行匹配 (Rs OCT) 或者驅(qū)動(dòng)阻抗匹配 (Rs)。 在 Cyclone IV GX 器件中，高速收發(fā)器 I/O 位于器件的左側(cè)。器件的頂部，底部及右側(cè)可以實(shí)現(xiàn)通用用戶(hù) I/O。

Cyclone IV 器件包含了高達(dá) 30 個(gè)全局時(shí)鐘 (GCLK) 網(wǎng)絡(luò)以及高達(dá) 8 個(gè) PLL （每個(gè) PLL上均有五個(gè)輸出端 )，以提供可靠的時(shí)鐘管理與綜合。您可以在用戶(hù)模式中對(duì)Cyclone IV 器件 PLL 進(jìn)行動(dòng)態(tài)重配置來(lái)改變時(shí)鐘頻率或者相位。

Cyclone IV 器件支持位于器件頂部，底部和右側(cè)的 SDR、 DDR， DDR2 SDRAM 和 QDRII SRAM 接口。Cyclone IV E 器件也支持這些接口位于器件左側(cè)。接口可能位于器件的兩個(gè)或多個(gè)側(cè)面，以實(shí)現(xiàn)更靈活的電路板設(shè)計(jì)。Altera? DDR SDRAM 存儲(chǔ)器接口解決方案由一個(gè) PHY 接口和一個(gè)存儲(chǔ)控制器組成。Altera 提供了 PHY IP，您可以將它與您自己定制的存儲(chǔ)控制器或 Altera 提供的存儲(chǔ)控制器一起使用。Cyclone IV 器件支持在 DDR和 DDR2 SDRAM 接口上使用糾錯(cuò)編碼(ECC) 位。

Cyclone IV 器件使用 SRAM 單元存儲(chǔ)配置數(shù)據(jù)。每次器件上電后，配置數(shù)據(jù)會(huì)被下載到Cyclone IV 器件中。低成本配置選項(xiàng)包括 Altera EPCS 系列串行閃存器件以及商用并行閃存配置選項(xiàng)。這些選項(xiàng)實(shí)現(xiàn)了通用應(yīng)用程序的靈活性，并提供了滿(mǎn)足特定配置以及應(yīng)用程序喚醒時(shí)間要求的能力。

邏輯單元(LE)基本組成

一個(gè)LE單元由以下內(nèi)容組成：

1.一個(gè)四輸入查找表(LUT)，以實(shí)現(xiàn)四種變量的任意功能；
2.一個(gè)可編程寄存器；
3.一個(gè)進(jìn)位鏈連接；
4.一個(gè)寄存器連接；

實(shí)際上不止有這一種LE結(jié)構(gòu)，但我們可以以此為典型進(jìn)行分析：

一個(gè)LE單元包括LUT、控制信號(hào)邏輯、同步加載清零邏輯、可編程寄存器等。其中最核心的時(shí)LUT和可編程寄存器。可編程寄存器可以配置成D、JK、T或者SR觸發(fā)器。

如果沒(méi)有時(shí)序邏輯功能，則LE適用于一般的邏輯應(yīng)用和組合功能；如果有計(jì)算需求，會(huì)利用到外置的DSP模塊做計(jì)算。